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基于改进的Euclid算法，提出了一种仅含两个折叠计算单元的结构，并用三级流水线结构整体实现以提高吞吐率．将常规有限域乘法器转化到复合域中实现，降低了芯片的复杂性和关键路径延迟．以RS(255，239)为例，基于TSMC 0.18标准单元库的译码器电路规模约为20614门，在相同纠错能力下，该结构相比较于传统的并行脉动阵列结构，其硬件复杂度可减少60％左右．
HDTV中面积优化的RS解码器VLSI实现
RS解码器 集成电路 数字电视
2009/5/13
提出了一种面积优化的Reed-Solomon(RS)解码器实现方法，其运用折叠结构来实现解码过程矢量运算的求解电路。该方法提高了解码器主要运算部件的复用率，缩减了其电路规模。基于TSMC 0.25标准单元库的实现结果显示该文设计的解码器电路规模为约27 000门，与同类设计相比规模最大可缩减39%，该设计已集成在一款符合DVB-C标准的HDTV信道解调芯片中并已通过实场测试。
磁盘阵列中高速并行RS译码算法研究
RS译码 磁盘阵列
2009/5/7
该文在总结研究 RS译码的基础上,给出了一种适合并行方式进行高速 RS译码的方法,该方法对于高速数据磁盘阵列录取系统、高速数据通信系统的纠错译码效果显著,已成功地应用到磁盘阵列高速数据录取系统中。
一种高速RS译码器的FPGA实现
RS译码 FPGA 流水线
2008/11/27
结合流水线技术， 对一种新提出的RS译码的欧几里德迭代算法及其VLSI结构，给出了基于时域译码的FPGA实现和验证，并采用分时复用技术对译码器的关键模块——解关键方程模块的结构加以改进，使其错误位置和错误值多项式单元能面积复用。该结构的特点是：控制单元简单；模块结构非常规则，易于用Verilog HDL实现；可应用于高速通信场合。
RS码译码器的VLSI设计
RS码译码器 极高速集成电路硬件描述语言 现场可编程逻辑阵列
2008/6/30
本文主要研究RS码译码器的VLSI,设计优化方法。分析RS码译码算法的原理，将适合计算机仿真计算的算法转换成适合硬件实现的结构，并对其进行优化。设计并实现在FPGA上可以工作在10MHz时钟频率下的单周期硬件译码器。