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搜索结果: 1-12 共查到微电子学 FPGA相关记录12条 . 查询时间(0.125 秒)
2023年12月3日,由中国电子学会主办的“2023年全国大学生嵌入式芯片与系统设计竞赛——FPGA创新设计竞赛”全国总决赛获奖名单公布。我院参赛队伍获得国家一等奖1项并获得易灵思杯、国家二等奖1项、国家三等奖5项,南京邮电大学电子与光学工程学院、柔性电子(未来技术)学院获优秀组织奖。
RAM(Random-Access-Memory,随机存储器)是FPGA(Field Programmable Gate Arrays)片上最重要的宏单元之一,RTL(Register-Transfer-Level)综合对FPGA开发中RAM的有效利用起至关重要作用.本文针对RTL综合中RAM源描述和目标结构多样化带来的技术难题,提出了一种RAM工艺映射方法,即建立工艺无关的RAM统一模型,在模型...
通过借助英特尔22nm工艺技术的性能和功耗优势,Speedster22i还将扩展FPGA的速度和功效界限,与采用其它工艺技术的FPGA相比,可实现性能提升达300%、功耗降低50%和成本降低40%。
FPGA供应商争抢技术制高点的战火也延烧到了只有少数业内大牌半导体供应商(如TI、英特尔和高通)才玩得起的28nm工艺节点,继2月初Altera率先宣布即将推出28nmFPGA之后不到一个月,赛灵思(Xilinx)也在全球公开披露了其正在开发中的28nm超高端FPGA技术,即采用HKMG(高介电层金属闸)高性能低功耗工艺降低了50%以上的总体功耗、采用可扩展的统一架构以降低客户开发及部署成本、以及...
基于微机械工艺制作的加速度计,广泛采用差动结构电容变化来反映被测量的方向和大小。近年来针对该需求研制了检测微小电容变化的电路。采用基于FPGA实现的数字式电容检测系统,具有高精度和稳定度,对寄生电阻、电容不敏感,并直接采用数字接口输出。它检测电容变化范围为 ,电容检测分辨率可达到 。将系统连接到灵敏度为 的加速度计后,可以测量的加速度分辨率为 ,对应的动态范围为 。
赛灵思公司(Xilinx)宣布发布赛灵思新一代可编程FPGA平台。   据悉,目前过高的ASIC设计和制造成本、快速演化的相关标准、缩减物料清单以及对软硬件可编程性的需求,与当前经济不景气且员工数量减少的状况相互交织,令当前的现实环境雪上加霜,迫使电子产品设计人员必须逐步把FPGA用作ASIC和ASSP的替代方案。赛灵思将上述各种趋势的互相交织,视为可编程技术势在必行的重要驱动因素。
日前,Altium宣布针对其基于FPGA的开发板NanoBoard 推出了全新原型设计外设插件板。全新电路板可配合固定 FPGA的 NanoBoard 3000 以及完全可重构的NanoBoard NB2 这两款产品进行工作。该产品将于12月份以3片或20片装开始供货,用户可通过 Altium 在线分销商合作伙伴进行订购。
NanoBoard 3000 是可编程的设计环境,提供了完整的硬件、软件、免专利费的即用型 IP 以及专用 Altium Designer Soft Design许可证。这个完整的设计环境帮助电子设计人员轻松地在 FPGA 内部构建基于“软”处理器的优异系统,他们无需事先掌握 FPGA 专业技能,或者专业的 VHDL 以及Verilog 技术。他们可以利用熟悉的板级布线与系统设计技能来构建、测试并...
2009年9月24号,Altera公司今天宣布,开始批量发售40-nm Stratix® IV GX EP4SGX230 FPGA。Stratix IV器件于2008年年底发售,是当时业界第一款40-nm FPGA,作为唯一能够量产的40-nm FPGA,该系列继续在市场上保持领先地位。Stratix IV系列是目前密度最大、性能最好的FPGA,应用在各类最终用户的高速背板和电缆接口、芯...
FPGA     FPGA  内部  缺点       2011/10/31
FPGA(Field Programmable Gate Array ) 现场可编程门阵列,它是PAL、GAL、EPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的,既解决了定制电路的不足,又克服了原有可编程器件门电路数有限的缺点。
该文提出了一种新颖的基于频率-电压转换技术的锁相环(PLL)快速自校准方案,可用于FPGA片上时钟产生单元内使用多段调谐环形压控振荡器(VCO)的锁相环。文章详细讨论了校准电路及用作时钟发生器的锁相环关键模块的设计,并进行了整体仿真验证。仿真结果说明,系统能够在发生工艺偏差或者参考频率变化时进行快速自校准。该文设计的校准电路及时钟发生器以较低VCO增益获得较宽的频率调谐范围,并具有较快的锁定时间,...
一种高速RS译码器的FPGA实现     RS译码  FPGA  流水线       2008/11/27
结合流水线技术, 对一种新提出的RS译码的欧几里德迭代算法及其VLSI结构,给出了基于时域译码的FPGA实现和验证,并采用分时复用技术对译码器的关键模块——解关键方程模块的结构加以改进,使其错误位置和错误值多项式单元能面积复用。该结构的特点是:控制单元简单;模块结构非常规则,易于用Verilog HDL实现;可应用于高速通信场合。 

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